FPGA
管脚分配时需注意的一些事项(以
xilinxxc4vsx55
为例)
FPGA
管脚分配时需注意的一些事项(以
xilinxxc4vsx55
为例)
平台：
XC4VSX55
ISE10.1
设计过
FPGA
的原理图，看
FPGA
的手册，说管脚的分配问题，如时钟管脚要用
GC
类管脚，而且单端时
钟输入时要用
P
类型的管脚，不能用
N
类型管脚等等。
一直以来都没有试验过，今天试验一把，以求各种验证。
1
)
GC
类全局时钟管脚是否可用作普通
IO
使用？
所谓
GC
类管脚，就是在管脚的称是诸如
IO_L1P_GC_LC
等带有
GC
的管脚。其实手册中说的是
GC
类
管脚可以用作
IO
的，但在《
XilinxFPGA
开发实用教程》(清华出版社)
574
页倒数第八行提到：
“
所有从
全局时钟管脚输入的信号必须经过
IBUF
元，
否则在布局布线时会报错
”
，
于是今天我试了一下，
将某一
GC
类管脚分配给一个普通的输入口(也试验了分配给一个普通的输出口)，经布局布线后，未出错。
因此得出结论：
GC
类全局时钟管脚可以作为普通
IO
使用。
(不知道是不是我对书中提到的全局时钟管脚
理解有误，如果是，请网友别拍我，敬请留言指正)
2
)非
GC
类全局时钟管脚是否可以作时钟使用？
其实至于说能否作为时钟使用，这里有另一层函义。当然，如果你把一个普通
IO
口配置成输入口，就把它
的输入信号作为时钟，那是没问题的。但我们一般不这么做，因为时钟信号对于我们来说是一个很重要的
信号，因此
FPGA
在内部会有特殊照顾，如果你使用
FPGA
传门为时钟预留的管脚，并作一些处理，那么
你的时钟对于各种模块的时延是可以忽略的，因为时钟在布线时是单独走的一层，而如果你就仅用普通
IO
的话，经过
FPGA
内部布局布线后，从它的输到，再到各个使用时钟的地方，有的线长，有的线短，它的
时延将是不一样的。这些东西还是看一些
FPGA
结构的内容吧。
在
xilinx
里有专门的
DCMIP
核可供调用，在
ISE
中执行
project
——
>NewSource
——
>IP(CORE
Generator&ArchitectureWizard)
——
>FPGAFeaturesand
Design
——
>Clocking
——
>Virtex-4
——
>SingleDCMADVv9.1i
，可得如下界面：
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