非易失性存储器设备及该非易失性存储器设备的读写方法与流程

本公开的各种实施方式总体上涉及半导体技术，更具体地，涉及一种非易失性存储器设备以及该非易失性存储器设备的读写方法。

背景技术：

电子装置包括大量电子元件，并且计算机系统包括大量半导体设备，各个半导体设备包括半导体。计算机系统可包括存储器设备。动态随机存取存储器(dram)由于其所提供的关于利用随机存取以快速和稳定的速度存储和输出数据的优点而广泛用作通用存储器设备。然而，由于具有包括电容器的存储器单元，dram具有易失性特性，由此当断电时其丢失所存储的数据。为了克服dram的缺点而公开了闪存设备。由于具有包括浮栅的存储器单元，闪存设备具有非易失性特性，由此即使当断电时其也保持所存储的数据。然而，与dram相比，闪存设备由于其以缓慢速度存储和输出数据并且不可随机存取而具有缺点。

诸如相变存储器(pcm)、磁ram(mram)、电阻ram(reram)和铁电ram(fram)的下一代存储器设备具有提供快速操作速度和非易失性特性的优点。具体地，pcm具有包括硫属化物的相变存储器单元并且能够通过改变存储器单元的电阻值来存储数据。

技术实现要素：

在本公开的实施方式中，一种非易失性存储器设备可包括存储器单元、位线控制电路、回跳检测电路和字线控制电路。存储器单元可联接在全局位线和全局字线之间。位线控制电路可被配置为基于读信号将位线读偏置电压施加到全局位线。回跳检测电路可联接到全局字线，并且可被配置为通过检测存储器单元的回跳来生成数据输出信号和电流使能信号。字线控制电路可被配置为基于读信号将字线读偏置电压施加到全局字线，并且可基于电流使能信号增加流过存储器单元的电流量。

在本公开的实施方式中，一种非易失性存储器设备可包括存储器单元、位线控制电路、回跳检测电路和字线控制电路。存储器单元可联接在全局位线和全局字线之间。位线控制电路可被配置为基于写信号将位线写偏置电压施加到全局位线，并且可基于写信号和电流使能信号来变化地改变全局位线的电压电平。回跳检测电路可联接到全局字线，并且可被配置为通过检测存储器单元的回跳来生成电流使能信号。字线控制电路可被配置为基于写信号将字线写偏置电压施加到全局字线，并且可基于电流使能信号增加流过存储器单元的电流量。

在本公开的实施方式中，一种非易失性存储器设备的读方法可包括横跨存储器单元施加读电压，该读电压用于导致低电阻状态的存储器单元中的回跳。读方法可包括根据是否发生存储器单元的回跳，选择性地增加流过存储器单元的电流量。

在本公开的实施方式中，一种非易失性存储器设备的写方法可包括横跨联接在全局位线和全局字线之间的存储器单元施加写电压，该写电压用于导致低电阻状态的存储器单元或高电阻状态的存储器单元中的回跳；并且可根据写信号以及是否发生存储器单元的回跳来改变流过存储器单元的电流量。

附图说明

图1示出根据本公开的实施方式的非易失性存储器设备的配置。

图2示出根据存储器单元的电阻分布的存储器单元的阈值电压。

图3示出图1所示的位线控制电路的配置。

图4示出图1所示的回跳检测电路的配置。

图5a和图5b示出图1所示的字线控制电路的配置。

图6a和图6b是示出根据本公开的实施方式的非易失性存储器设备的读操作和写操作的时序图。

图7示出例示包括根据实施方式的半导体存储器设备的存储卡的图。

图8示出帮助说明包括根据实施方式的半导体存储器设备的电子设备的框图。

图9示出例示包括根据实施方式的半导体存储器设备的数据存储装置的框图。

图10示出例示包括根据实施方式的半导体存储器设备的电子系统的框图。

具体实施方式

以下，将在下面通过各种实施方式参照附图描述根据本公开的半导体设备。

图1是示出根据本公开的实施方式的非易失性存储器设备1的配置的图。参照图1，非易失性存储器设备1可包括存储器阵列110。多条位线bl可设置在存储器阵列110的列方向上，多条字线wl可设置在存储器阵列110的行方向上。多个存储器单元mc可联接到由多条位线bl和多条字线wl形成的交叉点。多个存储器单元mc中的每一个可联接在多条位线bl和多条字线wl当中的对应位线bl和对应字线wl之间。多个存储器单元mc中的每一个可由电阻变化元件配置，并且例如可包括相变材料。非易失性存储器设备1可以是相变存储器设备。存储器阵列110可以是交叉点阵列(cross-pointarray)。

非易失性存储器设备1可包括列选择电路120和行选择电路130。列选择电路120可联接在全局位线gbl与多条位线bl之间。列选择电路120可将全局位线gbl联接到多条位线bl当中的所选位线。尽管未示出，列选择电路120可基于列选择信号将全局位线gbl联接到多条位线bl当中的所选位线，列选择信号基于列地址信号生成。行选择电路130可联接在全局字线gwl与多条字线wl之间。行选择电路130可将全局字线gwl联接到多条字线wl当中的所选字线。尽管未示出，行选择电路130可基于行选择信号将全局字线gwl联接到多条字线wl当中的所选字线，行选择信号基于行地址信号生成。

非易失性存储器设备1还可包括位线控制电路140、回跳检测电路150和字线控制电路160。位线控制电路140可联接到全局位线gbl。位线控制电路140可改变全局位线gbl的电压电平，以用于非易失性存储器设备1的读操作和写操作。位线控制电路140可接收读信号rd、写信号wt(rst/set)和电流使能信号cen，并且可将全局位线gbl驱动至一个或更多个电压。

在非易失性存储器设备1执行读操作的同时，读信号rd可被启用。非易失性存储器设备1可执行读取存储在存储器阵列110中的数据并将读取的数据输出到非易失性存储器设备1的外部设备的读操作。在非易失性存储器设备1执行写操作的同时，写信号wt(rst/set)可被启用。非易失性存储器设备1可执行将从外部设备提供的数据存储或编程到存储器阵列110中的写操作。写操作可包括重置写操作和设定写操作。写信号wt(rst/set)可包括重置写信号rst和设定写信号set。存储器单元mc可在被编程为低电阻状态和高电阻状态时存储数据。在实施方式中，存储器单元mc可处于多个低电阻状态和多个高电阻状态，并且可存储多比特数据。重置写信号rst可指示非易失性存储器设备1将存储器单元mc编程为高电阻状态，并且设定写信号set指示非易失性存储器设备1将存储器单元mc编程为低电阻状态。电流使能信号cen可由回跳检测电路150(将稍后描述)生成。

位线控制电路140可基于读信号rd或写信号wt(rst/set)将位线偏置电压施加到全局位线gbl。例如，位线控制电路140可在读操作期间基于读信号rd将位线读偏置电压施加到全局位线gbl。位线控制电路140可在写操作期间基于写信号wt(rst/set)将位线写偏置电压施加到全局位线gbl。位线写偏置电压可具有比位线读偏置电压高的电平。如稍后所述，位线读偏置电压的电平可被设定为使得横跨存储器单元mc施加与读电压对应的电压，并且位线写偏置电压的电平可被设定为使得横跨存储器单元mc施加与写电压对应的电压。

位线控制电路140可基于电流使能信号cen和写信号wt(rst/set)增加或减小全局位线gbl的电压电平。位线控制电路140可基于电流使能信号cen和重置写信号rst增加全局位线gbl的电压电平，并且可基于电流使能信号cen和设定写信号set减小全局位线gbl的电压电平。例如，在重置写操作期间，位线控制电路140可将全局位线gbl驱动至位线写偏置电压，并且当电流使能信号cen被启用时可将全局位线gbl驱动至具有高于位线写偏置电压的电平的第一高电压。在设定写操作期间，位线控制电路140可将全局位线gbl驱动至位线写偏置电压，并且当电流使能信号cen被启用时可将全局位线gbl驱动至具有低于位线写偏置电压的电平的第二高电压。

回跳检测电路150可联接到全局字线gwl。回跳检测电路150可通过检测全局字线gwl的电压电平来检测存储器单元mc中是否发生回跳。在读操作和写操作期间，回跳检测电路150可基于存储器单元mc中是否发生回跳来生成电流使能信号cen。例如，回跳检测电路150可在没有发生回跳的同时保持电流使能信号cen禁用，当发生回跳时可启用电流使能信号cen。在读操作期间，回跳检测电路150可基于存储器单元mc中是否发生回跳来生成数据输出信号dout和电流使能信号cen。例如，当存储器单元mc中发生回跳时，回跳检测电路150可通过检测存储器单元mc的低电阻状态来生成具有特定逻辑电平的数据输出信号dout。例如，在存储器单元mc中没有发生回跳的同时，回跳检测电路150可通过检测存储器单元mc的高电阻状态来生成具有与该特定逻辑电平相反的逻辑电平的数据输出信号dout。在写操作期间，回跳检测电路150可基于存储器单元mc中是否发生回跳来生成电流使能信号cen。

字线控制电路160可联接到全局字线gwl。字线控制电路160可改变全局字线gwl的电压电平以用于非易失性存储器设备1的读操作和写操作。字线控制电路160可接收读信号rd、写信号wt(rst/set)和电流使能信号cen，并且可将全局字线gwl驱动至一个或更多个电压。字线控制电路160可通过基于读信号rd、写信号wt(rst/set)和电流使能信号cen改变流过全局字线gwl的电流来改变流过存储器单元mc的电流。

字线控制电路160可基于读信号rd和写信号wt(rst/set)将字线偏置电压施加到全局字线gwl。例如，在读操作期间，字线控制电路160可基于读信号rd将字线读偏置电压施加到全局字线gwl。在写操作期间，字线控制电路160可基于写信号wt(rst/set)将字线写偏置电压施加到全局字线gwl。字线写偏置电压可具有低于字线读偏置电压的电平。字线读偏置电压的电平可被设定为使得位线读偏置电压与字线读偏置电压之间的电压电平差与读电压的电平对应。字线写偏置电压的电平可被设定为使得位线写偏置电压与字线写偏置电压之间的电压电平差与写电压的电平对应。

在读操作期间，当发生存储器单元mc的回跳时，由于回跳，尖峰电流可流过存储器单元mc。在发生存储器单元mc的回跳之后，字线控制电路160可增加流过存储器单元mc的电流量。字线控制电路160可通过基于电流使能信号cen增加流过全局字线gwl的电流量来增加流过存储器单元mc的电流量。例如，字线控制电路160可控制第一电流流过全局字线gwl以使得发生存储器单元mc的回跳。在发生存储器单元mc的回跳之后，字线控制电路160可通过控制附加电流流过全局字线gwl来增加流过全局字线gwl的电流量。增加的电流可以是退火电流。退火电流可将存储器单元mc的电阻状态保持和/或形成为低电阻状态。在实施方式中，当发生存储器单元mc的回跳时，字线控制电路160可通过降低全局字线gwl的电压电平来增加流过全局字线gwl和存储器单元mc的电流量。字线控制电路160可基于电流使能信号cen将全局字线gwl驱动至具有低于字线读偏置电压的电平的第一低电压。

在写操作期间，当发生存储器单元mc的回跳时，由于回跳，尖峰电流可流过存储器单元mc。在发生存储器单元mc的回跳之后，字线控制电路160可增加流过存储器单元mc的电流量。例如，字线控制电路160可控制第二电流流过全局字线gwl以使得发生存储器单元mc的回跳。字线控制电路160可通过基于电流使能信号cen、重置写信号rst和设定写信号set增加流过全局字线gwl的电流量来增加流过存储器单元mc的电流量。当在重置写操作期间电流使能信号cen被启用时，字线控制电路160可控制第三电流流过全局字线gwl。当在设定写操作期间电流使能信号cen被启用时，字线控制电路160可控制第四电流流过全局字线gwl。第三电流可大于第四电流，并且第四电流可等于或大于第二电流。在实施方式中，当发生存储器单元mc的回跳时，字线控制电路160可通过降低全局字线gwl的电压电平来增加流过存储器单元mc的电流量。基于重置写信号rst和电流使能信号cen，字线控制电路160可将全局字线gwl驱动至具有低于字线写偏置电压的电平的第二低电压。基于设定写信号set和电流使能信号cen，字线控制电路160可将全局字线gwl驱动至具有低于字线写偏置电压的电平的第三低电压。第二低电压可具有低于第三低电压的电平，并且第三低电压可具有等于或低于第一低电压的电平。

图2是示出根据存储器单元的电阻分布的存储器单元的阈值电压的图。参照图2，低电阻状态的存储器单元可以是设定单元setcells，并且高电阻状态的存储器单元可以是重置单元resetcells。设定单元setcells的阈值电压可分布在设定分布最小电压vsetmin和设定分布最大电压vsetmax之间。重置单元resetcells的阈值电压可分布在重置分布最小电压vrstmin和重置分布最大电压vrstmax之间。根据本公开的实施方式，读电压vrd可具有介于设定分布最大电压vsetmax和重置分布最小电压vrstmin之间的电压电平，使得在读操作期间可发生设定单元setcells中的回跳。例如，读电压vrd可具有与设定分布最大电压vsetmax和重置分布最小电压vrstmin的中间对应的电压电平。位线读偏置电压和字线读偏置电压的电压电平可被设定为使得在读操作期间横跨存储器单元mc的电压变为读电压vrd的电压电平。

写电压vwt可具有高于重置分布最大电压vrstmax的电压电平，使得在写操作期间可发生重置单元resetcells以及设定单元setcells中的回跳。位线写偏置电压和字线写偏置电压的电压电平可被设定为使得在写操作期间横跨存储器单元mc的电压变为写电压vwt的电平。

图3是示出图1所示的位线控制电路140的配置的图。参照图3，位线控制电路140可包括第一高电压供应单元310、第二高电压供应单元320、第三高电压供应单元330和第四高电压供应单元340。第一至第四高电压供应单元310、320、330和340可共同联接到全局位线gbl。第一高电压供应单元310可通过基于读信号rd将位线读偏置电压vrdb供应给全局位线gbl来将全局位线gbl驱动至位线读偏置电压vrdb的电压电平。第二高电压供应单元320可通过基于写信号wt(rst/set)将位线写偏置电压vwtb供应给全局位线gbl来将全局位线gbl驱动至位线写偏置电压vwtb的电压电平。第三高电压供应单元330可通过基于重置写使能信号rwen将第一高电压vh1供应给全局位线gbl来将全局位线gbl驱动至第一高电压vh1的电压电平。当重置写信号rst和电流使能信号cen二者被启用时，重置写使能信号rwen可被启用。第一高电压vh1可具有高于位线写偏置电压vwtb的电压电平以允许存储器单元mc为高电阻状态。第四高电压供应单元340可通过基于设定写使能信号swen将第二高电压vh2供应给全局位线gbl来将全局位线gbl驱动至第二高电压vh2的电压电平。当设定写信号set和电流使能信号cen二者被启用时，设定写使能信号swen可被启用。第二高电压vh2可具有低于位线写偏置电压vwtb的电压电平。

图4是示出图1所示的回跳检测电路150的配置的图。参照图4，回跳检测电路150可包括感测单元410、电流使能信号发生单元420和数据输出单元430。感测单元410可联接到全局字线gwl。感测单元410可基于全局字线gwl的电压电平改变感测节点sn的电压电平。电流使能信号发生单元420可联接到感测节点sn，并且可基于感测节点sn的电压电平来生成电流使能信号cen。数据输出单元430可联接到感测节点sn，并且可接收读信号rd。当读信号rd被启用时，数据输出单元430可基于感测节点sn的电压电平来生成数据输出信号dout。非易失性存储器设备1的读操作可需要数据输出单元430。

回跳检测电路150还可包括初始化单元440和锁存单元450。初始化单元440可基于使能信号en将感测节点sn的电压电平和电流使能信号cen初始化。在非易失性存储器设备1的读操作和写操作期间，使能信号en可被启用。例如，当读信号rd和写信号wt(rst/set)当中的至少一个被启用时，使能信号en可被启用。例如，基于使能信号en，初始化单元440可将感测节点sn的电压电平初始化为第一电源电压vdd1的电平并且可将电流使能信号cen禁用为第二电源电压vdd2的电平。第二电源电压vdd2可具有低于第一电源电压vdd1的电平。锁存单元450可基于电流使能信号cen保持感测节点sn的电压电平。例如，锁存单元450可基于电流使能信号cen将感测节点sn驱动至第二电源电压vdd2的电平。当电流使能信号cen被启用时，锁存单元450可保持电流使能信号cen的启用状态。

参照图4，感测单元410可包括第一晶体管t1。例如，第一晶体管t1可以是n沟道mos晶体管。第一晶体管t1可在其栅极处联接到全局字线gwl，可在其漏极处联接到感测节点sn，并且可在其源极处联接到第二电源电压vdd2。当全局字线gwl的电压电平增加到足以使第一晶体管t1导通时，感测单元410可将感测节点sn的电压电平改变为第二电源电压vdd2的电平。电流使能信号发生单元420可包括第二晶体管t2。例如，第二晶体管t2可以是p沟道mos晶体管。第二晶体管t2可在其栅极处联接到感测节点sn，可在其源极处联接到第一电源电压vdd1，并且可在其漏极处联接到电流使能信号cen的输出节点。当感测节点sn的电压电平减小到足以使第二晶体管t2导通时，电流使能信号发生单元420可通过将电流使能信号cen的输出节点驱动至第一电源电压vdd1的电平来启用电流使能信号cen。数据输出单元430可包括与(and)门。与门的第一输入节点可接收读信号rd，并且与门的第二输入节点可联接到感测节点sn。当读信号rd被启用为高电平时，数据输出单元430可在感测节点sn的电压电平为低电平的情况下输出具有低电平的数据输出信号dout，并且可在感测节点sn的电压电平为高电平的情况下输出具有高电平的数据输出信号dout。

初始化单元440可包括第三晶体管t3和第四晶体管t4。例如，第三晶体管t3可以是p沟道mos晶体管，并且第四晶体管t4可以是n沟道mos晶体管。第三晶体管t3可在其栅极处接收使能信号en，可在其源极处联接到第一电源电压vdd1，并且可在其漏极处联接到感测节点sn。当使能信号en被启用为低电平时，第三晶体管t3可通过将感测节点sn驱动至第一电源电压vdd1来将感测节点sn的电压电平初始化为高电平。第四晶体管t4可在其栅极处接收使能信号en的互补信号enb，可在其漏极处联接到电流使能信号cen的输出节点，并且可在其源极处联接到第二电源电压vdd2。当使能信号en被启用时，第四晶体管t4可将电流使能信号cen禁用为第二电源电压vdd2的电平并且可响应于使能信号en的互补信号enb将电流使能信号cen初始化。锁存单元450可包括第五晶体管t5。例如，第五晶体管t5可以是n沟道mos晶体管。第五晶体管t5可在其栅极处接收电流使能信号cen，可在其漏极处联接到感测节点sn，并且可在其源极处联接到第二电源电压vdd2。当电流使能信号cen被启用为高电平时，第五晶体管t5可通过将感测节点sn驱动至第二电源电压vdd2的电平来保持电流使能信号cen的启用状态。

图5a和图5b是示出图1所示的字线控制电路160的配置500a和500b的图。可提供字线控制电路500a和500b中的每一个作为图1所示的字线控制电路160。参照图5a，字线控制电路500a可利用多个电流源实现。参照图5a，字线控制电路500a可包括第一回跳电流发生单元510a、第二回跳电流发生单元520a、附加电流发生单元530a、第一写电流发生单元540a和第二写电流发生单元550a。在第二回跳电流发生单元520a、第一写电流发生单元540a和第二写电流发生单元550a可用于写操作的同时，第一回跳电流发生单元510a和附加电流发生单元530a可用于读操作。第一回跳电流发生单元510a可基于读信号rd控制第一电流流过全局字线gwl。例如，第一电流可具有导致具有低电阻状态的设定单元setcells中的回跳所需的最小电流量，如图2所示。第一回跳电流发生单元510a可联接在全局字线gwl与字线读偏置电压vrdw之间。第一回跳电流发生单元510a可包括电流源，该电流源被配置为控制第一电流流过全局字线gwl。第二回跳电流发生单元520a可基于写信号wt(rst/set)控制第二电流流过全局字线gwl。第二电流可大于第一电流。例如，第二电流可具有导致具有低电阻状态的设定单元setcells和具有高电阻状态的重置单元resetcells中的回跳所需的最小电流量，如图2所示。第二回跳电流发生单元520a可联接在全局字线gwl与字线写偏置电压vwtw之间。第二回跳电流发生单元520a可包括电流源，该电流源被配置为控制第二电流流过全局字线gwl。附加电流发生单元530a可通过基于读使能信号ren控制附加电流流过全局字线gwl来增加流过全局字线gwl的电流量。附加电流可以是退火电流。当电流使能信号cen和读信号rd被启用时，读使能信号ren可被启用。附加电流发生单元530a可联接在全局字线gwl与字线读偏置电压vrdw之间。附加电流发生单元530a可包括电流源，该电流源被配置为控制附加电流流过全局字线gwl。第一写电流发生单元540a可基于重置写使能信号rwen控制第三电流流过全局字线gwl。第三电流可大于第二电流。第二写电流发生单元550a可基于设定写使能信号swen控制第四电流流过全局字线gwl。第四电流可小于第三电流并且可大于第二电流。第一写电流发生单元540a和第二写电流发生单元550a中的每一个可联接在全局字线gwl与字线写偏置电压vwtw之间。第一写电流发生单元540a和第二写电流发生单元550a可分别包括被配置为控制第三电流和第四电流流过全局字线gwl的电流源。

参照图5b，字线控制电路500b可利用多个驱动电压实现。参照图5b，字线控制电路500b可包括第一低电压供应单元510b、第二低电压供应单元520b、第三低电压供应单元530b、第四低电压供应单元540b和第五低电压供应单元550b。在第二低电压供应单元520b、第四低电压供应单元540b和第五低电压供应单元550b可用于写操作的同时，第一低电压供应单元510b和第三低电压供应单元530b可用于读操作。第一低电压供应单元510b可基于读信号rd将全局字线gwl驱动至字线读偏置电压vrdw的电压电平。第一低电压供应单元510b可联接在全局字线gwl与字线读偏置电压vrdw之间。第二低电压供应单元520b可基于写信号wt(rst/set)将全局字线gwl驱动至字线写偏置电压vwtw的电压电平。第二低电压供应单元520b可联接在全局字线gwl与字线写偏置电压vwtw之间。第三低电压供应单元530b可基于读使能信号ren将全局字线gwl驱动至第一低电压vl1的电压电平。第一低电压vl1可具有低于字线读偏置电压vrdw的电平。第三低电压供应单元530b可联接在全局字线gwl与第一低电压vl1之间。第四低电压供应单元540b可基于重置写使能信号rwen将全局字线gwl驱动至第二低电压vl2的电压电平。第二低电压vl2可具有低于字线写偏置电压vwtw的电平。第四低电压供应单元540b可联接在全局字线gwl与第二低电压vl2之间。第五低电压供应单元550b可基于设定写使能信号swen将全局字线gwl驱动至第三低电压vl3的电压电平。第三低电压vl3可具有低于字线写偏置电压vwtw的电平和高于第二低电压vl2的电平。第五低电压供应单元550b可联接在全局字线gwl与第三低电压vl3之间。

图6a和图6b是示出根据本公开的实施方式的非易失性存储器设备1的读操作和写操作的时序图。图6a是示出根据本公开的实施方式的非易失性存储器设备1的读操作的时序图。以下将参照图1至图6a描述根据本公开的实施方式的非易失性存储器设备1的读操作。当非易失性存储器设备1执行读操作时，读信号rd可被启用。另外，当非易失性存储器设备1执行读操作时，通过列选择电路120和行选择电路130，所选位线bl可联接到全局位线gbl并且所选字线wl可联接到全局字线gwl。可访问联接到所选位线bl和所选字线wl的存储器单元mc。基于读信号rd，位线控制电路140可将位线读偏置电压vrdb施加到全局位线gbl和位线bl，并且字线控制电路160可将字线读偏置电压vrdw施加到全局字线gwl和字线wl，使得横跨存储器单元mc施加与读电压vrd对应的电压电平。字线控制电路160可控制第一电流流过全局字线gwl和/或存储器单元mc，第一电流具有导致具有低电阻状态的存储器单元mc中的回跳所需的最小电流量。

“a”示出在对高电阻状态的存储器单元和/或重置单元的读操作期间全局位线gbl和位线bl以及全局字线gwl和字线wl的电压电平。当所访问的存储器单元mc是高电阻状态的存储器单元和/或重置单元时，所访问的存储器单元mc中的回跳不太可能发生，全局位线gbl和全局字线gwl的电压电平可保持原样，并且感测节点sn的电压电平可保持在初始化状态。回跳检测电路150可保持电流使能信号cen的禁用状态。数据输出单元430可输出具有高电平的数据输出信号dout并且读操作可结束。

“b”示出在对低电阻状态的存储器单元和/或设定单元的读操作期间全局位线gbl和位线bl以及全局字线gwl和字线wl的电压电平。当所访问的存储器单元mc是低电阻状态的存储器单元和/或设定单元时，可发生所访问的存储器单元mc中的回跳。由于回跳，尖峰电流可流过存储器单元mc。因此，在全局字线gwl和字线wl的电压电平可提升的同时，全局位线gbl和位线bl的电压电平可降低。回跳检测电路150的感测单元410可检测全局字线gwl的增加的电压电平并且可将感测节点sn的电压电平改变为低电平，并且数据输出单元430可生成具有低电平的数据输出信号dout。回跳检测电路150的电流使能信号发生单元420可根据感测节点sn的电压电平启用电流使能信号cen。当电流使能信号cen被启用时，字线控制电路160可通过控制附加电流流过全局字线gwl或将全局字线gwl驱动至第一低电压vl1的电平来降低全局字线gwl的电压电平。当附加电流流过全局字线gwl时，退火电流可另外流过存储器单元mc。因此，存储器单元mc可被稳定地保持和/或形成在低电阻状态。根据本公开的实施方式，非易失性存储器设备1可在读操作期间使用导致具有低电阻状态的存储器单元中的回跳所需的最小电流来执行读操作，因此存储器单元的耐久性可持续很长并且扰动可减轻。此外，退火电流可被另外提供给具有低电阻状态的存储器单元，因此存储器单元可被稳定地保持在低电阻状态。

图6b是示出根据本公开的实施方式的非易失性存储器设备1的写操作的时序图。以下将参照图1至图5b和图6b描述根据本公开的实施方式的非易失性存储器设备1的写操作。当非易失性存储器设备1执行写操作时，写信号wt(rst/set)可被启用。另外，当非易失性存储器设备1执行写操作时，通过列选择电路120和行选择电路130，所选位线bl可联接到全局位线gbl并且所选字线wl可联接到全局字线gwl。可访问联接到所选位线bl和所选字线wl的存储器单元mc。基于写信号wt(rst/set)，位线控制电路140可将位线写偏置电压vwtb施加到全局位线gbl和位线bl并且字线控制电路160可将字线写偏置电压vwtw施加到全局字线gwl和字线wl，使得横跨存储器单元mc施加与写电压vwt对应的电压电平。字线控制电路160可控制第二电流流过全局位线gbl和/或存储器单元mc，该第二电流具有导致具有高电阻状态的存储器单元mc和具有低电阻状态的存储器单元mc中的回跳所需的最小电流量。

由于回跳，尖峰电流可流过存储器单元mc。因此，在全局字线gwl和字线wl的电压电平可提升的同时，全局位线gbl和位线bl的电压电平可降低。回跳检测电路150的感测单元410可检测全局字线gwl的增加的电压电平并且可将感测节点sn的电压电平改变为低电平，并且回跳检测电路150的电流使能信号发生单元420可根据感测节点sn的电压电平来启用电流使能信号cen。

“c”示出在重置写操作期间全局位线gbl和位线bl以及全局字线gwl和字线wl的电压电平。当写操作是重置写操作时，重置写使能信号rwen可被启用。位线控制电路140可将全局位线gbl和位线bl驱动至第一高电压vh1的电平。字线控制电路160可控制第三电流流过全局字线gwl和存储器单元mc，或者可将全局字线gwl驱动至第二低电压vl2的电平。因此，全局字线gwl的电压电平可充分降低，并且足够量的电流可流过存储器单元mc以允许存储器单元mc为高电阻状态。

“d”示出在设定写操作期间全局位线gbl和位线bl以及全局字线gwl和字线wl的电压电平。当写操作是设定写操作时，设定写使能信号swen可被启用。位线控制电路140可将全局位线gbl和位线bl驱动至第二高电压vh2的电平。字线控制电路160可控制第四电流流过全局字线gwl和存储器单元mc，或者可将全局字线gwl驱动至第三低电压vl3的电平。因此，全局字线gwl的电压电平可降低并且足够量的电流可流过存储器单元mc以允许存储器单元mc为低电阻状态。根据本公开的实施方式，非易失性存储器设备1可使用最小电流量来导致所有设定单元和重置单元中的回跳，并且可根据重置写操作或设定写操作变化地增加所需电流量。因此，非易失性存储器设备1可降低其功耗。

图7示出例示包括根据一些实施方式的半导体存储器设备的存储卡的图。参照图7，存储卡系统4100可包括控制器4110、存储器4120和接口构件4130。控制器4110和存储器4120可被配置为交换命令和/或数据。例如，存储器4120可用于存储要由控制器4110执行的命令和/或用户数据。

存储卡系统4100可将数据存储在存储器4120中或者将数据从存储器4120输出到外部。存储器4120可包括根据上述实施方式的非易失性存储器设备1。

接口构件4130可控制数据从/向外部的输入/输出。存储卡系统4100可以是多媒体卡(mmc)、安全数字卡(sd)或便携式数据存储装置。

图8示出帮助说明包括根据一些实施方式的半导体存储器设备的电子设备的框图。参照图8，电子设备4200可包括处理器4210、存储器4220和输入/输出装置4230。处理器4210、存储器4220和输入/输出装置4230可通过总线4246联接。

存储器4220可从处理器4210接收控制信号。存储器4220可存储用于处理器4210的操作的代码和数据。存储器4220可用于存储要通过总线4246访问的数据。存储器4220可包括根据上述实施方式的非易失性存储器设备1。为了详细实现和修改，可提供附加电路和控制信号。

电子设备4200可配置使用存储器4220的各种电子控制设备。例如，电子设备4200可用在计算机系统、无线通信装置(例如pda、膝上型计算机、笔记本计算机、网络平板电脑、无线电话、便携式电话、数字音乐播放器、mp3播放器、导航仪、固态盘(ssd)、家用电器、或者能够在无线环境下发送和接收信息的所有装置)中。

下面参照图9和图10描述电子设备4200的详细实现和修改示例。

图9示出例示包括根据一些实施方式的半导体存储器设备的数据存储装置的框图。参照图9，可提供诸如固态盘(ssd)4311的数据存储装置。固态盘(ssd)4311可包括接口4313、控制器4315、非易失性存储器4318和缓冲存储器4319。

固态盘4311是使用半导体装置存储信息的装置。与硬盘驱动器(hdd)相比，固态盘4311提供的优点在于速度高，另外，机械延迟、故障率、发热和噪声产生减少，并且可实现小型化和轻量化。固态盘4311可广泛用在笔记本pc、上网本、台式pc、mp3播放器或便携式存储装置中。

控制器4315可与接口4313相邻形成，并且电联接到接口4313。控制器4315可以是包括存储控制器和缓冲控制器的微处理器。非易失性存储器4318可与控制器4315相邻形成，并且经由连接端子t电联接到控制器4315。固态盘4311的数据存储容量可对应于非易失性存储器4318。缓冲存储器4319可与控制器4315相邻形成，并且电联接到控制器4315。

接口4313可联接到主机4302，并且起到发送和接收诸如数据的电信号的作用。例如，接口4313可以是使用与sata、ide、scsi和/或其组合相同的协议的装置。非易失性存储器4318可经由控制器4315联接到接口4313。

非易失性存储器4318可起到存储通过接口4313接收的数据的作用。各个非易失性存储器4318可包括根据上述实施方式的半导体存储器设备。非易失性存储器4318具有即使对固态盘4311的供电切断也保持存储在其中的数据的特性。

缓冲存储器4319可包括易失性存储器或非易失性存储器。易失性存储器可以是dram和/或sram。非易失性存储器可包括根据上述实施方式的非易失性存储器设备1。

与非易失性存储器4318的操作速度相比，接口4313的数据处理速度可相对更快。缓冲存储器4319可起到暂时存储数据的作用。通过接口4313接收的数据可经由控制器4315暂时存储在缓冲存储器4319中，然后，依照非易失性存储器4318的数据记录速度永久地存储在非易失性存储器4318中。

存储在非易失性存储器4318中的数据当中频繁使用的数据可被预先读取并暂时存储在缓冲存储器4319中。即，缓冲存储器4319可起到增加固态盘4311的有效操作速度并减小错误发生率的作用。

图10示出例示包括根据一些实施方式的半导体存储器设备的电子系统的框图。参照图10，电子系统4400可包括主体4410、微处理器单元4420、电源单元4430、功能单元4440和显示控制器单元4450。

主体4410可以是由印刷电路板(pcb)形成的母板。微处理器单元4420、电源单元4430、功能单元4440和显示控制器单元4450可被安装到主体4410。显示单元4460可被设置在主体4410内部或主体4410外部。例如，显示单元4460可被设置在主体4410的表面上，并且显示由显示控制器单元4450处理的图像。

电源单元4430可起到从外部电池等接收电压，将电压分压为期望的电压电平，并将分压的电压供应给微处理器单元4420、功能单元4440、显示控制器单元4450等的作用。微处理器单元4420可从电源单元4430接收电压，并且控制功能单元4440和显示单元4460。功能单元4440可执行电子系统4400的各种功能。例如，在电子系统4400是便携式电话的情况下，功能单元4440可包括能够执行便携式电话的功能(例如，拨号、通过与外部装置4470的通信向显示单元4460输出图像、向扬声器输出语音等)的各种组成元件。在相机一起安装的情况下，功能单元4440也可起到相机图像处理器的作用。

在电子系统4400与存储卡等联接以扩展容量的情况下，功能单元4440可以是存储卡控制器。功能单元4440可通过有线或无线通信单元4480与外部装置4470交换信号。在电子系统4400需要usb等以扩展功能的情况下，功能单元4440可起到接口控制器的作用。根据上述实施方式的半导体存储器设备可作为微处理器单元4420和功能单元4440中的至少任一个应用。

尽管上面描述了特定实施方式，本领域技术人员将理解，所描述的实施方式仅是示例性的。因此，非易失性存储器设备及其读写方法不应基于所描述的实施方式来限制。相反，本文所描述的非易失性存储器设备及其读写方法应该仅结合以上描述和附图来根据所附权利要求进行限制。

相关申请的交叉引用

本申请要求6月18日在韩国知识产权局提交的韩国申请号10--0069622的优先权，其整体通过引用并入本文。

技术特征：

1.一种非易失性存储器设备，该非易失性存储器设备包括：

存储器单元，该存储器单元联接在全局位线和全局字线之间；

位线控制电路，该位线控制电路被配置为基于读信号将位线读偏置电压施加到所述全局位线；

回跳检测电路，该回跳检测电路联接到所述全局字线，并且被配置为通过检测所述存储器单元的回跳来生成数据输出信号和电流使能信号；以及

字线控制电路，该字线控制电路被配置为基于所述读信号将字线读偏置电压施加到所述全局字线，并且基于所述电流使能信号增加流过所述存储器单元的电流量。

2.根据权利要求1所述的非易失性存储器设备，

其中，所述位线读偏置电压与所述字线读偏置电压之间的电压电平差与读电压的电压电平对应，并且

其中，所述读电压具有与设定分布最大电压与重置分布最小电压之间的电压对应的电压电平。

3.根据权利要求1所述的非易失性存储器设备，

其中，当发生所述存储器单元的回跳时，所述回跳检测电路启用所述电流使能信号并且所述字线控制电路增加流过所述存储器单元的电流量，并且

其中，当没有发生所述存储器单元的回跳时，所述回跳检测电路禁用所述电流使能信号。

4.根据权利要求1所述的非易失性存储器设备，其中，所述回跳检测电路包括：

感测单元，该感测单元被配置为基于所述全局字线的电压电平来改变感测节点的电压电平；

数据输出单元，该数据输出单元被配置为基于所述感测节点的电压电平和所述读信号来生成所述数据输出信号；以及

电流使能信号发生单元，该电流使能信号发生单元被配置为基于所述感测节点的电压电平来生成所述电流使能信号。

5.根据权利要求4所述的非易失性存储器设备，该非易失性存储器设备还包括初始化单元，该初始化单元被配置为基于所述读信号将所述感测节点的电压电平和所述电流使能信号初始化。

6.根据权利要求4所述的非易失性存储器设备，该非易失性存储器设备还包括锁存单元，该锁存单元被配置为当所述电流使能信号被启用时维持所述电流使能信号的电压电平的启用状态。

7.根据权利要求1所述的非易失性存储器设备，其中，流过所述存储器单元的增加的电流是用于将所述存储器单元维持在低电阻状态的退火电流。

8.根据权利要求1所述的非易失性存储器设备，其中，所述字线控制电路包括：

回跳电流发生单元，该回跳电流发生单元被配置为基于所述读信号控制第一电流流过所述全局字线；以及

附加电流发生单元，该附加电流发生单元被配置为基于所述电流使能信号控制附加电流流过所述全局字线。

9.根据权利要求1所述的非易失性存储器设备，其中，所述字线控制电路包括：

第一低电压供应单元，该第一低电压供应单元被配置为基于所述读信号将所述全局字线驱动至所述字线读偏置电压的电压电平；以及

第二低电压供应单元，该第二低电压供应单元被配置为基于所述电流使能信号将所述全局字线驱动至低于所述字线读偏置电压的第一低电压的电压电平。

10.一种非易失性存储器设备，该非易失性存储器设备包括：

存储器单元，该存储器单元联接在全局位线和全局字线之间；

位线控制电路，该位线控制电路被配置为基于写信号将位线写偏置电压施加到所述全局位线，并且基于所述写信号和电流使能信号变化地改变所述全局位线的电压电平；

回跳检测电路，该回跳检测电路联接到所述全局字线，并且被配置为通过检测所述存储器单元的回跳来生成所述电流使能信号；以及

字线控制电路，该字线控制电路被配置为基于所述写信号将字线写偏置电压施加到所述全局字线，并且基于所述电流使能信号增加流过所述存储器单元的电流量。

11.根据权利要求10所述的非易失性存储器设备，

其中，所述位线写偏置电压与所述字线写偏置电压之间的电压电平差与写电压的电压电平对应，并且

其中，所述写电压具有等于或大于重置分布最大电压的电平。

12.根据权利要求10所述的非易失性存储器设备，

其中，当发生所述存储器单元的回跳时，所述回跳检测电路启用所述电流使能信号并且所述字线控制电路增加流过所述存储器单元的电流量，并且

其中，当没有发生所述存储器单元的回跳时，所述回跳检测电路禁用所述电流使能信号。

13.根据权利要求10所述的非易失性存储器设备，其中，所述回跳检测电路包括：

感测单元，该感测单元被配置为基于所述全局字线的电压电平来改变感测节点的电压电平；以及

电流使能信号发生单元，该电流使能信号发生单元被配置为基于所述感测节点的电压电平来生成所述电流使能信号。

14.根据权利要求13所述的非易失性存储器设备，该非易失性存储器设备还包括初始化单元，该初始化单元被配置为基于所述写信号将所述感测节点的电压电平和所述电流使能信号初始化。

15.根据权利要求13所述的非易失性存储器设备，该非易失性存储器设备还包括锁存单元，该锁存单元被配置为当所述电流使能信号被启用时维持所述电流使能信号的电压电平的启用状态。

16.根据权利要求10所述的非易失性存储器设备，

其中，所述位线控制电路基于所述电流使能信号和重置写信号来将所述全局位线的电压电平增加至比所述位线写偏置电压的电压电平高的电平，并且

其中，所述位线控制电路基于所述电流使能信号和设定写信号来将所述全局位线的电压电平减小至比所述位线写偏置电压的电压电平低的电平。

17.根据权利要求10所述的非易失性存储器设备，其中，所述字线控制电路包括：

回跳电流发生单元，该回跳电流发生单元被配置为基于所述写信号控制第一电流流过所述全局字线；

第一写电流发生单元，该第一写电流发生单元被配置为基于所述电流使能信号和重置写信号来控制具有比所述第一电流大的电流量的第二电流流过所述全局字线；以及

第二写电流发生单元，该第二写电流发生单元被配置为基于所述电流使能信号和设定写信号来控制具有比所述第一电流大的电流量和比所述第二电流小的电流量的第三电流流过所述全局字线。

18.根据权利要求10所述的非易失性存储器设备，其中，所述字线控制电路包括：

第一低电压供应单元，该第一低电压供应单元被配置为基于所述写信号将所述全局字线驱动至所述字线写偏置电压的电压电平；

第二低电压供应单元，该第二低电压供应单元被配置为基于所述电流使能信号和重置写信号来将所述全局字线驱动至第一低电压的电压电平；以及

第三低电压供应单元，该第三低电压供应单元被配置为基于所述电流使能信号和设定写信号来将所述全局字线驱动至第二低电压的电压电平，该第二低电压具有比所述第一低电压高的电平。

19.一种非易失性存储器设备的读方法，该读方法包括以下步骤：

横跨存储器单元施加读电压，该读电压用于导致低电阻状态的存储器单元中的回跳；以及

根据是否发生所述存储器单元的回跳，选择性地增加流过所述存储器单元的电流量。

20.根据权利要求19所述的读方法，其中，所述读电压具有与设定分布最大电压和重置分布最小电压之间的电压对应的电平。

21.根据权利要求19所述的读方法，其中，所述选择性地增加流过所述存储器单元的电流量的步骤包括以下步骤：当发生所述存储器单元的回跳时增加流过所述存储器单元的电流量，而当没有发生所述存储器单元的回跳时不增加流过所述存储器单元的电流量。

22.根据权利要求19所述的读方法，其中，所述选择性地增加流过所述存储器单元的电流量的步骤包括以下步骤：

通过检测所述存储器单元的回跳来启用电流使能信号；以及

基于所述电流使能信号增加流过所述存储器单元的电流量。

23.根据权利要求19所述的读方法，该读方法还包括以下步骤：根据是否发生所述存储器单元的回跳来生成数据输出信号。

24.根据权利要求19所述的读方法，其中，流过所述存储器单元的增加的电流是用于将所述存储器单元保持在低电阻状态的退火电流。

25.一种非易失性存储器设备的写方法，该写方法包括以下步骤：

横跨联接在全局位线和全局字线之间的存储器单元施加写电压，该写电压用于导致低电阻状态的存储器单元或高电阻状态的存储器单元中的回跳；以及

根据写信号以及是否发生所述存储器单元的回跳来改变流过所述存储器单元的电流量。

26.根据权利要求25所述的写方法，其中，所述写电压具有等于或大于重置分布最大电压的电平。

27.根据权利要求25所述的写方法，其中，所述改变流过所述存储器单元的电流量的步骤包括以下步骤：当所述存储器单元中发生回跳时，

在重置写操作期间将流过所述存储器单元的电流量增加第一电流的电流量；以及

在设定写操作期间将流过所述存储器单元的电流量增加小于所述第一电流的第二电流的电流量。

28.根据权利要求25所述的写方法，其中，所述改变流过所述存储器单元的电流量的步骤包括以下步骤：当所述存储器单元中发生回跳时，

在重置写操作期间降低所述全局位线的电压电平并降低所述全局字线的电压电平；以及

在设定写操作期间提升所述全局位线的电压电平并降低所述全局字线的电压电平。

技术总结

非易失性存储器设备及该非易失性存储器设备的读写方法。一种非易失性存储器设备包括联接在全局位线和全局字线之间的存储器单元。位线控制电路被配置为基于读信号将位线读偏置电压施加到全局位线。回跳检测电路联接到全局字线，并且被配置为通过检测存储器单元的回跳来生成数据输出信号和电流使能信号。字线控制电路被配置为基于读信号将字线读偏置电压施加到全局字线，并且可基于电流使能信号增加流过存储器单元的电流量。

技术研发人员：姜奭准;朴镇寿;严浩锡

受保护的技术使用者：爱思开海力士有限公司

技术研发日：.06.17

技术公布日：.12.27

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