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基本RS触发器：
钟控RS触发器
钟控D触发器
T触发器
JK触发器
触发器是时序电路最基本单元。
在组合逻辑电路中，任一时刻的输出与该时刻输入变量的取值有关，而与输入变量的过去输入情况无关。在时序逻辑电路中，任一时刻的输出不仅与该时刻输入变量取值有关，而且与电路原状态，即与过去的输入情况有关。
假设输入为X
组合逻辑方程：z = f(x)
时序逻辑方程：Q^n+1 = f(x,Q^n)
基本RS触发器：
当输入信号发生变化时，触发器可由一个稳态转移到另一个稳态。输入信号作用前触发器状态叫现态，输入信号作用后触发器的状态转入下一状态即次态。
基本RS触发器初始方程：P =f(R，S) Q =f(R，S)有P = (RQ)'，Q = (SP)'
状态表为
规定P = Q‘，输出互斥，则00状态不允许。方程改写为P = (RQ)'，Q = (SQ')'。
基本RS触发器状态有四种：
1. R，S为0，1时，无论触发器原来处于什么状态，其次态都为0。为复位状态。
2. R，S为1，0时，Q = 1。置位状态。
3. R=S=1时，触发器保持状态不变，Q^n+1 = Q^n。保持状态。
4.R=S=0时，状态不允许。不允许状态。
次态与现态状态转移表：
根据此状态转移表写出Q^n+1的方程，画出时序卡诺图（含有无关项卡诺图的化简问题）
化简的Q^n+1逻辑方程为 Q^n+1 = S' + R Q^n
存在有无关项时，通常需要添加约束条件。00是不允许状态，添加约束条件为R+S = 1。意思是不允许RS同时为0。
波形问题：当R与S同时发生0向1跳变时，当不确定哪个延时较长，所以同时跳变后的状态不确定。
钟控RS触发器
钟控RS触发器是在基本RS触发器的基础上加上两个与非门与时钟信号构成。添加时序的目的是为了保证组合逻辑内部电路工作安全。
逻辑方程为RD = (R cp)'，SD = (S cp)'
用cp信号可以将整个电路分成两拍，cp=0时，RD与SD置为11，保持状态。
重新推导钟控RS触发器的逻辑方程：Q^n+1 = SD + RD Q^n 。
约束条件为R' + S' = 1重写为RS=0。
在实际设计中，有约束条件的触发器肯定不能作为设计方案的选择。可以添加一些外部条件使RS=0恒成立，这样就不必考虑约束条件了。
使RS=0恒成立方案一：钟控D触发器
钟控D触发器
将R与SD端相连接。
cp为1时，R=S'。满足RS=0恒成立。
重新推导逻辑方程：R=S'代入钟控RS触发器逻辑方程得 RD = (S'cp)'，SD = (Scp)'。
代入Q^n+1表达式有Q^n+1 = S cp + (S' cp)'Q^n = S + S Q^n = S(1 + Q^n) =S =D。
所以其逻辑方程为Q^n+1 = D。
D触发器又称寄存器，进什么数据便出什么数据。是时序电路中的最最基本的元器件。
使RS=0恒成立方案二：T触发器
T触发器
直接将RS相连接T，并不能满足约束条件RD + SD = 1。需要添加相反变量。Q和Q’就是直接存在的相反变量。
有RD = (TQ)' SD = (TQ')，显然RD + SD = T' + Q' + T' + Q = T' + 1 = 1
或者根据R = TQ和S = TQ'，显然RS = 0。
重新推导T触发器逻辑方程：Q^n+1 = TQ' + (TQ)'Q^n = TQ' + T'Q
真值表为
功能为
使RS=0恒成立方案二：JK触发器
JK触发器
在RS触发器的基础上，不把RS触发器连在一起，而是将RS连接至JK。为了使约束条件恒成立，与T触发器类似，仍然与相反变量进行连线。
与上述推导流程类似，首先推导约束条件：RD = (JQ)'，SD = (KQ')'
RD + SD = 1 + J' + K' = 1满足约束条件。
重新推导逻辑方程：Q^n+1 = JQ' + (KQ)'Q = JQ' + K'Q。
当J=K=T时，JK触发器特征方程就是T触发器特征方程。
功能表
可以看出，JK触发器的功能较全。
电平钟控存在的问题：根据前面的分析可知，cp=1时触发器工作，这样工作可以但是存在问题。当允许工作时，如果计算机计算逻辑表达式的时间较短，在剩余较长工作时间内，可能会引入干扰，所以需要想办法在计算机完成后关闭通道进入保持状态，减少甚至消除干扰的引入。这个方法就是边沿触发。
时钟信号从低电平到高电平有一个爬升时间，频率越高，爬升时间越短。将电平钟控改为沿控，也就是在翻转时间内完成逻辑计算，然后进入电平下的保持状态，沿控状态下爬升时间可以根据频率而变化，改为沿控可以有效减少工作状态下干扰的引入。
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